Synopsys Synplify是一款的FPGA设计软件，而该版则是免费破解版，可以让用户免费使用所有功能，其界面清爽直观，功能相当强大，集成了FPGA综合设计环境，帮助用户能通过软件进行快速高效的开发处理，轻松解决对器件通信、电路、控制系统、PLC等内容的编辑处理，并可以进行项目分层管理开发，通过导出实例用以检验，非常实用
软件特色
Synplify Pro综合软件
Synplify Pro FPGA综合软件是生产高性能，高性价比FPGA设计的事实上的行业标准。其独特的行为提取综合技术®（B.E.S.T.™）算法在将HDL代码合成为特定的FPGA逻辑之前执行高级优化。这种方法可以在整个FPGA上进行出色的优化，快速的运行时间以及处理超大型设计的能力。该软件支持最新的VHDL和Verilog语言结构，包括SystemVerilog和VHDL2008。该工具与技术无关，可通过单个设计项目在FPGA器件和供应商之间快速轻松地重新定位。
Synplify Premier综合软件
Synplify Premier功能是Synplify Pro工具的超集，提供了最终的FPGA实现和调试环境。它包括面向高级FPGA设计人员的一整套工具和技术，并且还充当针对基于单个FPGA原型的ASIC原型开发人员的综合引擎。
Synplify Premier产品以最有效的设计实现和调试方法为单个FPGA提供FPGA设计人员和ASIC原型开发人员。在设计实现方面，它包括时序收敛，逻辑验证，IP使用，ASIC兼容性和DSP实现的功能，以及与FPGA供应商后端工具的紧密集成。在调试方面，它提供了FPGA的系统内验证，从而极大地加快了调试过程，并且还包括一种快速而增量的方法来查找难以解决的设计问题。
Synplify Premier产品为FPGA设计人员和ASIC原型开发人员提供针对性的，基于单个FPGA原型的最有效的设计实现和调试方法。 Synplify Premier软件提供了FPGA的系统内验证，极大地加速了调试过程，并提供了一种快速而增量的方法来查找难以解决的设计问题。 Synplify Premier工具独家支持的功能如下：
设计计划（可选）
DesignWare支持
分布式处理
统一功率格式（UPF）
识别工具集
Identify®工具集允许您直接在HDL源代码中调试运行中的FPGA。与仿真中一样，Identify软件用于在硬件中验证您的设计，但是速度更快且具有系统内激励。设计人员和验证工程师能够以图形方式浏览设计并直接在他们熟悉的HDL中调试信号，例如探针或采样触发器。合成后，可以将结果嵌入HDL源代码或波形中。使用递增的布局和路线可以快速执行设计迭代。识别软件与综合和路由工具紧密集成在一起，以创建一个无缝的开发环境。
同步模型编译器
Synphony Model Compiler是一种基于语言和模型的高级综合技术，可提供从算法概念到芯片的有效途径。 设计人员可以从数学语言和IP模型库构建高级算法模型，然后使用Synphony Model Compiler引擎来综合优化的HDL实现，以进行FPGA和ASIC架构探索以及快速原型设计。 此外，Symphony模型编译器还生成高性能C模型，用于在虚拟平台中进行系统验证和早期软件开发。 该产品的主要功能包括：
MATLAB语言综合
自动定点转换工具
可合成的定点高级IP模型库
高级综合优化和转换
集成FPGA和ASIC设计流程
HDL测试平台生成
用于软件开发和系统验证的C模型生成
快速成型
Certify®和Identify产品与HAPS™和ChipIT®硬件工具紧密集成。
认证产品
Certify软件是ASIC设计人员使用基于FPGA的原型来验证其设计的领先实现和分区工具。 该工具为将大型ASIC设计划分为多FPGA原型板提供了一种快速简便的方法。 强大的功能使该工具可以轻松地适应现有的设备流程，因此，可以加快验证过程并帮助缩短上市时间。 主要功能包括：
图形用户界面（GUI）流程指南
手动分区
Synopsys设计约束支持时序管理
多核并行处理支持，可加快运行时间
支持最新的FPGA器件
行业标准Synplify Premier综合支持
与包括HSTDM在内的HAPS板兼容
